嵌入式開發高度依賴軟體指令與實際硬體訊號之間的同步。當固件與感測器、顯示器或通訊匯流排互動時，精確性不容妥協。時序圖是此互動的藍圖，以視覺方式呈現訊號隨時間的行為。本指南提供了一種結構化的方法來建立這些圖表，無需依賴特定的專有工具，專注於確保您的固件在硬體環境中正確運作的核心原則。
無論您是在除錯棘手的 I2C 通訊問題，還是為微控制器定義新的介面，理解訊號之間的時間關係都至關重要。本文將剖析關鍵要素、逐步建立流程，以及應避免的常見陷阱。閱讀完本文件後，您將具備堅實的基礎，能夠記錄訊號行為，彌補程式邏輯與電氣現實之間的差距。
理解訊號時序的基本原理 🧩
時序圖是電氣訊號隨時間變換狀態的圖形化表示。在固件的脈絡中，這些訊號代表連接您的處理器與周邊裝置的實際電路。水平軸代表時間，由左向右移動。垂直軸代表訊號的邏輯電平或電壓狀態。
- 時間軸： 這是事件發生時間的參考。在固件中，這通常對應於時鐘週期、指令週期，或以毫秒為單位的絕對時間。
- 訊號軸： 每條水平線代表一條特定的導線或網路。標籤必須明確標示功能，例如
CLK,DATA，或CS（晶片選擇）。 - 邏輯電平： 訊號通常是二進位的。高電壓（例如 3.3V）代表邏輯 1，低電壓（例如 0V）代表邏輯 0。某些協定使用高阻抗（High-Z）狀態，此時引腳電氣上斷開。
這些圖表的準確性至關重要。圖表中邊緣錯位可能導致固件驅動程式在錯誤時刻寫入資料，造成資料損壞或硬體死鎖。圖表如同硬體設計師與固件工程師之間的合約。
專業時序圖的結構 📊
要創建一份對除錯與文件編寫有幫助的文件，您必須遵守特定的結構標準。雜亂無章的圖表難以閱讀，且容易被誤解。以下是清晰呈現所必需的核心元件。
- 訊號名稱： 每條線都必須有獨特的標籤。避免使用像
Signal_1之類的通用名稱。使用標準縮寫，例如MOSI或RST. - 時間標記： 垂直虛線通常標示出特定的關注點。這些標記有助於在多個訊號之間對齊事件，例如時鐘邊緣觸發資料讀取。
- 波形：信號可以是方波、三角波或正弦波。對於數位固件，方波是標準。陡峭的轉換表示切換乾淨，而圓滑的邊緣可能暗示存在雜訊或頻寬限制。
- 註解：文字註解用來說明特定條件。例如，標註某條線為低電平有效，表示當電壓較低時，該信號才會執行其功能。
- 參數：特定時間值（例如 “
tsu用於建立時間）應標示於圖中，以定義約束條件。
手繪或使用通用畫布繪製時，一致性至關重要。確保所有垂直轉換都與您定義的時間標記完全對齊。錯位會造成模糊不清。
創建步驟說明 📝
建立時序圖是一個系統性的過程。從收集需求開始，到最後審查清晰度結束。遵循以下步驟，以確保圖表準確反映預期行為。
- 識別信號：列出所有參與互動的接腳。這包括資料線、控制線和時鐘來源。
- 確定有效狀態：決定哪個電壓水平觸發動作。Chip Select 是高電平有效還是低電平有效？這必須在圖中明確標示。
- 定義時鐘來源：確認時序的來源。是來自微控制器內部，還是由外部晶體提供？
- 規劃事件序列：繪製事件的順序。從觸發開始，接著是資料傳輸，最後是完成信號。
- 標示時序參數：加入資料手冊要求的具體時間值。切勿猜測這些數值。
- 與硬體對照審查：將圖表與電路圖和資料手冊交叉比對，以確保電氣相容性。
通常繪製最壞情況的場景會很有幫助。如果您的固件在最壞的時序條件下仍能運作，那麼在所有條件下都能正常運作。
常見通訊協定及其圖示 🔌
不同的硬體介面具有獨特的時序需求。了解這些協定的標準模式，能讓您在圖表與實際觀察行為不符時迅速識別問題。以下是這些協定通常呈現的方式範例。
| 協定 | 關鍵信號 | 時序特性 | 典型使用案例 |
|---|---|---|---|
| UART | TX、RX、GND | 非同步，起始/停止位 | 控制台輸出，串列除錯 |
| I2C | SDA、SCL | 同步，開漏 | 感測器、EEPROM |
| SPI | SCK、MOSI、MISO、CS | 同步，全雙工 | 快閃記憶體、顯示器 |
| 1-Wire | 資料、GND | 單線，時槽式 | 溫度感測器 |
對於I2C，時序圖必須顯示起始條件（SDA在SCL為高時變低）和停止條件（SDA在SCL為高時變高）。確認（ACK）位也至關重要，應清楚標示。
對於SPI，圖表必須標示時鐘的極性。資料是在上升沿還是下降沿變更？這通常由固件設定暫存器中的時鐘相位設定所決定。
關鍵時序參數說明 ⏱️
當固件工程師閱讀時序圖時，他們會尋找特定的限制條件，這些條件決定了程式碼必須如何撰寫。忽略這些參數是造成間歇性錯誤的常見原因。
設定時間（tsu)
設定時間是指資料信號在時鐘邊緣出現前必須保持穩定的最短時間。如果固件在時鐘觸發讀取前過快改變資料，資料將會被錯誤採樣。在程式碼中，這可能意味著延遲控制接腳的切換，或確保在關鍵資料設定期間中斷被停用。
保持時間（th)
保持時間是指資料信號在時鐘邊緣後必須保持穩定的最短時間。如果信號在時鐘後過早改變，接收設備可能無法鎖存該值。這對於處理器可能比外設更快的高速介面尤為重要。
傳播延遲（tpd)
這是信號從元件輸入傳播到輸出所需時間。在固件中，這會影響發送命令後期望回應的快速程度。如果固件過早輪詢狀態暫存器，可能會讀取到過時的資料。
時鐘頻率與週期
時鐘週期是頻率的倒數。如果時鐘為 1 MHz，週期為 1 微秒。所有時序參數都必須與此週期進行比較。對於 1 MHz 時鐘，500ns 的建立時間是可以接受的，但對於 100 MHz 時鐘可能就會失敗。
固件考量與程式碼時序 🖥️
時序圖不僅僅涉及硬體；還涉及編譯器如何將你的程式碼轉換為機器指令。圖表必須考慮固件邏輯本身的執行時間。
- 中斷延遲：當中斷發生時，處理器會暫停目前的任務以執行中斷服務例行程式（ISR）。進入 ISR 所需的時間必須納入時序預算中。如果 ISR 執行時間過長，可能會錯過下一個時鐘邊緣。
- 輪詢迴圈：如果你在迴圈中輪詢狀態位元，執行迴圈所需時間決定了你能多快做出反應。緊湊的迴圈比包含複雜運算的迴圈消耗更少時間。
- 編譯器優化：編譯器可能會重新排列指令或內聯函數。這可能會改變引腳切換的精確時序。對於關鍵時序，你可能需要使用組合語言或特定的編譯器指令來防止優化改變執行順序。
- 匯流排仲裁：如果有多個主控裝置控制匯流排，時序圖必須顯示仲裁過程。固件必須知道需要等待多久才能讓匯流排變為可用狀態。
常見陷阱與最佳實務 ⚠️
即使經驗豐富的工程師在繪製這些圖表時也會犯錯。了解常見錯誤有助於你建立更穩健的文件。
- 忽略高阻態：許多圖表僅顯示高電平與低電平。然而，許多介面會使用高阻態（浮接）狀態。如果主控裝置釋放某個引腳，該引腳將變為高阻態。圖表應明確標示此狀態，因為這會影響上拉電阻的行為。
- 邏輯電平不匹配：請確保圖表中的電壓電平與資料手冊相符。有些晶片在 1.8V 下運作，而其他晶片則在 3.3V 下運作。若未使用電平轉換器就混合使用，可能會損壞硬體。
- 忽略雜訊脈衝：短脈衝（稱為雜訊脈衝）有時會在轉換期間出現。如果您的固件在雜訊脈衝期間取樣，可能會將暫態狀態誤解為有效命令。
- 模糊的註解：避免使用「等待」或「延遲」等模糊標籤。應使用具體的時間值，例如「10µs」或「2 個時鐘週期」。模糊標籤會導致實作時猜測。
- 缺乏版本控制：隨著硬體變更，時序圖也會演進。文件中務必包含版本號碼與日期。這可防止固件團隊依據過時的規格進行開發。
與硬體團隊的合作 🤝
時序圖是固件工程師與硬體工程師之間的共通語言。有效的合作能確保雙方在開始編碼前就介面行為達成共識。
- 早期審查： 在撰寫任何驅動程式碼之前，先將草圖圖示分享給硬體團隊。他們可以確認所選元件是否能滿足電氣限制。
- 釐清握手訊號： 明確定義裝置如何表明其已準備就緒。是使用專用訊號線，還是使用逾時機制？圖示應明確顯示握手的順序。
- 討論電源狀態： 裝置可能進入睡眠模式，這會影響其時序。圖示應標示出裝置處於啟用狀態與待機狀態時，時序參數是否有所變化。
- 除錯支援： 當出現錯誤時，圖示可作為基準。若示波器上觀察到的波形與圖示不符，則圖示可能有誤，或硬體存在問題。
進階分析：抖動與雜訊 🧠
對於高速或敏感的應用，僅有簡單的方波是不夠的。你必須考慮信號時序的變化。
抖動
抖動是指信號邊緣在時間上偏離其理想位置的程度。若建立與保持時間的餘量過小，高抖動可能導致資料錯誤。在固件中，你可能需要實作軟體濾波或提高取樣率，以減輕抖動的影響。
雜訊餘量
電子系統容易受到電氣雜訊的影響。時序圖應反映製造商定義的雜訊餘量。若因雜訊導致電壓略低於閾值，邏輯狀態不應意外翻轉。這通常以垂直軸上的陰影區域來表示。
文件標準與檔案管理 📂
圖示完成後，如何儲存與分享至關重要。管理不當的檔案可能導致版本衝突與混淆。
- 標準化命名： 使用包含介面名稱、版本與日期的命名規則。範例：
UART_Interface_v1.2_2023-10-05.pdf. - 格式選擇： 最終分發時建議使用 PDF 格式，因其能保留格式。可編輯格式（如 SVG 或向量圖形）應保留在版本控制中，以利未來更新。
- 圖例與說明： 請包含圖例，說明所有使用的符號。例如，解釋特定箭頭或陰影區域代表的意義。
- 可及性： 確保圖示對整個團隊可存取。儲存在中央資料庫中，讓硬體與軟體工程師都能立即取得。
重點總結 📌
建立時序圖是每位固件工程師的基本技能。它能將抽象的程式碼轉化為可測量與驗證的實際物理現象。遵循本指南所列步驟，可確保你的文件準確、清晰，並對除錯具有實用價值。
- 明確定義所有信號及其有效狀態。
- 標註特定的時序參數，例如建立時間和保持時間。
- 考慮固件執行時間和中斷延遲。
- 與硬體團隊合作以驗證約束條件。
- 為所有文件維持版本控制。
投入時間繪製精確的時序圖可降低硬體損壞和軟體錯誤的風險。它能建立共識，加速開發並提升產品可靠性。隨著經驗累積，您會發現這些圖表會成為設計流程中不可或缺的一環，在複雜的嵌入式系統中提供清晰的視覺化理解。